低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化

doi:10.3724/SP.J.1146.2010.01028

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摘要针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题，该文提出了低功耗AAC LC解码器的ASIC设计，以极低的硬件代价完成了最基本的DAB+节目解码，加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法，使用了分时工作法，从而实现了低功耗。该设计的系统时钟为16.384 MHz，采用0.18 μm CMOS工艺，功耗约为6.5 mW，并与DAB信道解码结合，通过了FPGA开发板上的实时验证，且完成了芯片的版图设计，芯片面积为14 mm²。

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	陆明莹
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关键词 ： AAC LC解码器, 数字音频广播(DAB)收音机, ASIC设计, FPGA验证, 芯片版图

Abstract：In view of high power consumption of current Digital Audio Broadcasting (DAB) radio’s AAC+ decoder implemented in DSP processor, this paper proposes an ASIC design of low-power AAC LC decoder. The design achieves the most basic decoding DAB+ program with very low hardware cost, and realizes skillfully the compatibility of two different standards DAB+ and DAB after adding to the DAB decoder chip. In order to achieve low power consumption, this design optimizes the inverse quantization and IMDCT algorithm and uses the time-sharing method. The system clock runs at 16.384 MHz, adopts 0.18 μm CMOS technology, and power consumption is about 6.5 mW. Combined with the DAB channel decoder, it passes the real-time verification on the FPGA development board and completes the chip layout, and the chip area is 14 mm².

Key words： AAC LC decoder Digital Audio Broadcasting (DAB) radio ASIC design FPGA verification Chip layout

收稿日期: 2010-09-21

PACS:

TN764

基金资助:

国家科技部基金(2009GJF10046)，重庆市科委基金(2009AC2150)和重庆市发改委基金资助课题

通讯作者: 张丽丽 E-mail: guodon-g-2007@163.com

引用本文:

陆明莹, 张丽丽, 王国裕, 张红升, 李良威. 低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化[J]. 电子与信息学报, 2011, 33(5): 1229-1233. Lu Ming-Ying, Zhang Li-Li, Wang Guo-Yu, Zhang Hong-Sheng, Li Liang-Wei. AAC LC Decoder Design Optimization for Low-power Portable DAB Radio. , 2011, 33(5): 1229-1233.

链接本文:

http://jeit.ie.ac.cn/CN/10.3724/SP.J.1146.2010.01028 或 http://jeit.ie.ac.cn/CN/Y2011/V33/I5/1229